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S5PV210时钟系统

嵌入式 | 发布时间:2017-10-19 | 人气: | #评论# | 本文关键字:S5PV210,时钟
摘要:1、S5PV210的时钟获得: 外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频 S5PV210外部有4个W晶振接口,可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能

1、S5PV210的时钟获得:外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频

S5PV210外部有4个W晶振接口,可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡,产生原始时钟。原始时钟经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。(有些模块,譬如串口内部还有进一步的分频器进行再次分频使用)

2、时钟域:MSYS、DSYS、PSYS

MSYS(main system):CPU(Cortex-A8内核)、DRAM控制器(DMC0和DMC1)、SRAM(IRAM&IROM)、INTC、SPERI(configuration inerface)······

 ARMCLK: 给cpu内核工作的时钟,也就是所谓的主频。
 HCLK_MSYS: MSYS域的高频时钟,给DMC0和DMC1使用
 PCLK_MSYS: MSYS域的低频时钟
 HCLK_IMEM:给iROM和iRAM(合称iMEM)使用

DSYS(display system): 都是和视频显示、编解码等有关的模块(FIMC、FIMD、JPEG)

 HCLK_DSYS:DSYS域的高频时钟
 PCLK_DSYS:DSYS域的低频时钟

PSYS(peripheral system): 和内部的各种外设时钟有关,譬如串口、SD接口、I2C、AC97、USB等

 HCLK_PSYS:PSYS域的高频时钟
 PCLK_PSYS:PSYS域的低频时钟

3、关于PLL(包括APLL \ MPLL \ EPLL \ VPLL)

APLL:Cortex-A8内核 MSYS域
MPLL&EPLL:DSYS PSYS
VPLL:Video视频相关模块

4、时钟设置的关键寄存器

xPLL_LOCK  控制PLL锁定周期

xPLL_CON  打开/关闭PLL电路,设置PLL的倍频参数,查看PLL锁定状态

CLK_SRCn(n:0~6)  设置时钟来源,对应时钟框图中的MUX开关

CLK_SRC_MASK  决定MUX开关n选1后是否能继续通过

CLK_DIV  各模块的分频器参数配置

CLK_GATE_x  类似于CLK_SRC_MASK,对时钟进行开关控制

CLK_DIV_STATn、CLK_MUX_STATn  查看DIV和MUX的状态(已经完成还是在进行中)

5、代码设置时钟逻辑步骤:

(1)先选择不使用PLL。让外部24MHz原始时钟直接过去,绕过APLL那条路

1 ldr    r0, =ELFIN_CLOCK_POWER_BASE2 //设置各种时钟开关,暂时不使用PLL3 ldr    r1, =0x04 //CLK_SRC bit[0]就是APLL_SEL,(APLL_SEL:control MUXAPLL(0:FINPLL,1:FOUTAPLL))5 str    r1, [r0, #CLK_SRC0_OFFSET]

(2)设置锁定时间。默认值为0x0FFF,保险起见我们设置为0xFFFF

//设置锁定时间,使用默认值即可// 设置PLL后,时钟从Fin提升到目标频率时,需要一定的时间,即锁定时间ldr    r1,    =0x0000FFFF                    str    r1,    [r0, #APLL_LOCK_OFFSET]                
str r1, [r0, #MPLL_LOCK_OFFSET]

责任编辑:电气自动化网
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